A heterogén adaptív chiprendszer-architektúrák szabványosított chiplet-összeköttetéseket integrálnak

A moduláris félvezető-tokozás egyre inkább felváltja a nagyméretű monolit lapkákat a repülőgépiparban, a védelmi szektorban, a távközlésben és a nagy teljesítményű számítástechnikában az eszkalálódó huzalozási komplexitás és hőleadás kezelése érdekében. Az Universal Chiplet Interconnect Express (UCIe) 1.1 szabvány közvetlen integrálása az adaptív chiprendszer- (SoC) architektúrákba alacsony késleltetésű, gyártófüggetlen buszt hoz létre a közösen tokozott szilíciumkomponensek között.

Lapka-lapka közötti összeköttetési architektúra és sávszélesség-skálázás
A nyomtatott áramköri szintű, nagysebességű soros interfészekről a tokozáson belüli, lapka-lapka közötti fizikai rétegekre való áttérés csökkenti a parazita kapacitást, a beiktatási csillapítást és az energiafogyasztást. Az UCIe 1.1 implementációja az adaptív számítási platformokon belül olyan fizikai rétegbeli összeköttetést biztosít, amely akár négy független UCIe szabványos tokozású (UCIe-SP) és akár két UCIe fejlett tokozású (UCIe-AP) kapcsolatot támogat. Ez a kettős topológiai támogatás több terabit per másodperces aggregált tokozáson belüli sávszélességet ér el, megszüntetve a sorosított nyomtatott áramköri vezetősávok által korábban támasztott adatátviteli szűk keresztmetszeteket.

Heterogén számítási és rádiófrekvenciás integráció
A rádiófrekvenciás (RF) analóg front-end alkalmazások, az optikai, közösen tokozott hálózatok és a mesterségesintelligencia-gyorsítás előnyre tesznek szert a különböző szilícium-gyártástechnológiák együttes elhelyezéséből. A monolitikus kialakítások megkövetelik a digitális számítási motorok, az analóg-digitális átalakítók és az RF áramkörök azonos technológiai csomóponton történő gyártását, ami architekturális kompromisszumokra kényszerít.

A dedikált adaptív eszközök többcsatornás RF adatátalakítókat, programozható logikát, fix digitális jelfeldolgozó (DSP) blokkokat és MI-feldolgozó motorokat integrálnak, amelyek akár 80 TOPS (billió művelet per másodperc) számítási teljesítményt nyújtanak. Ennek az architektúrának az UCIe-kompatibilis fizikai rétegekkel való összekapcsolásával a tervezők harmadik féltől származó analóg front-endeket, alkalmazásspecifikus integrált áramköröket (ASIC), központi feldolgozóegységeket (CPU), grafikus processzorokat (GPU) és közösen tokozott optikai modulokat illeszthetnek egyetlen többchipes modulon belül. Ez az integráció csökkenti a méret-, súly-, teljesítmény- és költségparamétereket (SWAP-C), miközben lehetővé teszi a mérnökcsapatok számára a validált szilícium szellemi tulajdon (IP) újrafelhasználását több termékcikluson keresztül. Az ezeket az interfészeket tartalmazó első gyártási szilíciumok bevezetése 2027 negyedik negyedévére várható.

Kiegészítő kontextus
Ez a szakasz olyan műszaki specifikációkat és versenypiaci összehasonlító elemzést részletez, amelyeket az eredeti termékbejelentés nem tartalmazott.

A nyílt UCIe szabvány bevezetése szélesebb körű iparági átállást tükröz a többgyártós chiplet-ökoszisztémák felé, eltávolodva a védett összeköttetési szabványoktól, mint például az Advanced Interface Bus (AIB). A versengő félvezető platformok, köztük az Altera Agilex 9 Direct RF sorozat, nagysebességű adatátalakítókat integrálnak fejlett többchipes tokozási topológiákon, például az Embedded Multi-die Interconnect Bridge (EMIB) technológián keresztül. Míg a korábbi generációk gyártóspecifikus protokollokra támaszkodtak, a programozható architektúrák átállása az UCIe 1.1-re olyan szabványos adatátviteli mérőszámokat határoz meg – mint a nanoszekundum alatti fizikai rétegbeli késleltetés, a bitenként 0,5 pikojoule alatti energiahatékonyság és a milliméterenként több száz gigabit per másodpercet meghaladó partvonali összeköttetési sűrűség –, amelyek közvetlen együttműködést tesznek lehetővé harmadik féltől származó gyorsító- és memóriachipletekkel.

Szerkesztette: Evgeny Churilov, Induportals Media – AI által adaptálva.

www.amd.com